【儀表網(wǎng) 研發(fā)快訊】近日，南方科技大學(xué)電子與電氣工程系姜俊敏副教授研究團(tuán)隊(duì)本科生在低功耗低噪聲的片上振蕩器研究方面取得重要進(jìn)展。相關(guān)成果以“A Dual Slope Boosted Relaxation Oscillator With 2.93 µJ/Cycle Energy Efficiency and 0.068% Period Jitter in 180 nm CMOS”為題發(fā)表在集成電路設(shè)計(jì)領(lǐng)域高水平期刊 TCASI(IEEE Transactions on Circuits and Systems—I: Regular Papers)上。
 

　　幾乎所有的電子產(chǎn)品系統(tǒng)都需要時(shí)鐘，時(shí)鐘模塊猶如電子產(chǎn)品的“心臟”。在物聯(lián)網(wǎng)應(yīng)用中，由于傳感器設(shè)備體積的微型化，時(shí)鐘模塊必須往全集成的方向發(fā)展。由于物聯(lián)網(wǎng)設(shè)備通常都由低壓電池或者能量收集模塊收集到的微小電能進(jìn)行供電，這要求時(shí)鐘模塊可以做到低功耗運(yùn)行。同時(shí)，這些物聯(lián)網(wǎng)結(jié)點(diǎn)的傳感器設(shè)備通常在時(shí)鐘信號(hào)的邊沿進(jìn)行采樣，因此時(shí)鐘信號(hào)的精度以及噪聲也是十分重要的性能，這決定了整個(gè)采樣系統(tǒng)的速度上限。傳統(tǒng)的環(huán)形振蕩器雖然具有低功耗和易于集成的優(yōu)勢(shì)，但其頻率對(duì)工藝、電壓和溫度(PVT)變化非常敏感，并需要額外的電路進(jìn)行補(bǔ)償。相比之下，弛豫振蕩器在芯片上集成更容易，功耗更低，更適合用于超低功耗的物聯(lián)網(wǎng)設(shè)備。
 

　　研究團(tuán)隊(duì)提出了一種用于低功耗物聯(lián)網(wǎng)節(jié)點(diǎn)應(yīng)用的2 MHz弛豫振蕩器。通過(guò)采用級(jí)聯(lián)浮動(dòng)反相放大器(C-FIA)和雙斜坡升壓技術(shù)來(lái)減少振蕩頻率的抖動(dòng)，降低功耗并提高頻率穩(wěn)定性。在0.18 μm CMOS工藝中實(shí)現(xiàn)的振蕩器達(dá)到了2.93 μJ/周期的能量效率、173 dB的FoMppm和143 dBc/Hz的FoMpN。該振蕩器在低功耗、高精度的物聯(lián)網(wǎng)和SoC應(yīng)用中具有潛在的應(yīng)用價(jià)值。該弛豫振蕩器的系統(tǒng)框圖如下圖所示：
 

圖1 提出的低功耗低噪聲的弛豫振蕩器的系統(tǒng)框圖
 

　　弛豫振蕩器中的噪聲主要由時(shí)鐘邊沿觸發(fā)時(shí)的比較操作引起。抖動(dòng)與比較器的輸入電壓噪聲成正比，與RC充電電壓的斜率成反比。為了減小振蕩器的輸出噪聲，該研究提出了帶雙向斜率補(bǔ)償模塊的動(dòng)態(tài)比較器，以減小比較器的輸出噪聲。下圖為該振蕩器中動(dòng)態(tài)比較器的電路實(shí)現(xiàn)和工作波形。
 

圖2 雙向斜率提升的動(dòng)態(tài)比較器的電路實(shí)現(xiàn)和波形圖
 

　　為了進(jìn)一步減小系統(tǒng)的功耗，該研究提出將級(jí)聯(lián)的浮動(dòng)放大器(C-FIA)應(yīng)用在延時(shí)補(bǔ)償環(huán)路中。下圖為C-FIA的具體電路實(shí)現(xiàn)和工作波形，C-FIA采用浮動(dòng)電容結(jié)構(gòu)，使得其共模輸出電壓不受工藝、電壓和溫度(PVT)變化的影響，從而實(shí)現(xiàn)穩(wěn)定的高增益輸出。由于浮動(dòng)電容結(jié)構(gòu)不需要像傳統(tǒng)線性放大器那樣消耗大量的靜態(tài)電流，因此C-FIA在保持高增益的同時(shí)，顯著降低了系統(tǒng)的功耗。
 

圖3 延時(shí)補(bǔ)償回路里C-FIA放大器的電路實(shí)現(xiàn)和波形圖
 

　　圖4顯示了通過(guò)頻譜分析儀(N9020B)測(cè)量的相位噪聲，平均相位噪聲在偏移10kHz時(shí)為-79.78dB/Hz。同時(shí)，通過(guò)直方圖測(cè)量的周期抖動(dòng)累計(jì)測(cè)量了超過(guò)30萬(wàn)個(gè)連續(xù)周期。測(cè)量得到的周期抖動(dòng)的平均標(biāo)準(zhǔn)差為345ps，僅為輸出信號(hào)振蕩周期的0.068%。
 

圖4 輸出時(shí)鐘的相位噪聲測(cè)試結(jié)果
 

　　圖5總結(jié)了弛張振蕩器的關(guān)鍵性能指標(biāo)，并將其與之前的最先進(jìn)技術(shù)進(jìn)行了比較。該研究在能效表現(xiàn)上僅次于在28納米工藝下制造的工作，但同時(shí)實(shí)現(xiàn)了出色的噪聲性能，其值不到工作的一半。總的來(lái)說(shuō)，該工作在非常低的能耗下實(shí)現(xiàn)了出色的抖動(dòng)性能和良好的溫度穩(wěn)定性。
 

圖5 性能對(duì)照表格
 

圖6 芯片實(shí)物照片
 

　　該研究的理論、計(jì)算、芯片制備、實(shí)驗(yàn)測(cè)試、數(shù)據(jù)分析等工作均由電子與電氣工程系本科生施永娟完成。施永娟為論文第一作者，南科大為第一單位，姜俊敏為論文的唯一通訊作者。